home *** CD-ROM | disk | FTP | other *** search
/ NetNews Offline 2 / NetNews Offline Volume 2.iso / news / comp / sys / amiga / programmer / 6973 < prev    next >
Encoding:
Internet Message Format  |  1996-08-05  |  2.2 KB
  1. Path: FreeNet.Carleton.CA!de351
  2. From: de351@FreeNet.Carleton.CA (K. C. Lee)
  3. Newsgroups: comp.sys.amiga.programmer
  4. Subject: Re: CHIP RAM speed test resul
  5. Date: 5 Apr 1996 00:17:24 GMT
  6. Organization: The National Capital FreeNet
  7. Sender: de351@freenet2.carleton.ca (K. C. Lee)
  8. Message-ID: <4k1oqk$aom@freenet-news.carleton.ca>
  9. References: <4j6jv0$1im@serpens.rhein.de> <5827.6659T112T770@mbox.vol.it> <1996Apr2.234528.8971@scala.scala.com> <4k1kk3$i2q@sunsystem5.informatik.tu-muenchen.de>
  10. Reply-To: de351@FreeNet.Carleton.CA (K. C. Lee)
  11. NNTP-Posting-Host: freenet2.carleton.ca
  12.  
  13.  
  14. Juergen "Rally" Fischer (fischerj@Informatik.TU-Muenchen.DE) writes:
  15. > 
  16. > ok, so why my 020 needs _12_ cycles , i.e. _846_ ns (!!!!) to load a
  17. > byte/.w/.l from chipmem ?
  18.  
  19. Remember that the CPU is not the only one that have access to your chip
  20. ram... ( I don't know too much about AGA 64-bit fetch and all the funny
  21. screen modes.)  Your CPU have 1/2 of the bandwidth available and also have
  22. to wait if it trys to access the memory at the wrong time.
  23.  
  24. > that's unlogic, because any acess should be delayed by a fix amount
  25. > of time. but: load 6 -> 12 cycles (difference: 6), store 4 -> 8 cycles
  26. > (difference: 4).
  27.  
  28. May be it is the memory access pattern ?  I wouldn't even try to figure
  29. things in a CPU with caches.
  30.  
  31. > BTW imho it should cost almost nothing to add a A3000-alike chipmembuffer,
  32. > did you do it in walker ? I really hope so. 4 longwords would even
  33.  
  34. What chip buffer is that ?  The 020 already have 32-bit access to the chip
  35. ram.
  36.  
  37. > : four words out of it for a CPU cycle, you would either need a CPU that
  38. > : perfectly aligned with the chip bus timing, or you would need a FIFO
  39. > : device to store the fetched data for when CPU could take it.
  40. > 
  41. > again, beeing no expert at all, I can't stand the feeling that this FIFO
  42. > would be just another $0.2 TTLs. again, what about walker ?
  43.  
  44. A FIFO cause more than $0.2.  You can't build such a FIFO short of in a
  45. FPGA as it is more like a prefetch cache.
  46.  
  47. All this silly stuff for just getting a bit more out of old chips is kind
  48. of silly.  I would like to see VESA local bus (standard or an optional
  49. board) so that I can put in $100 graphic acelerators cards for the PC market.
  50.  
  51. >    fischerj@Informatik.TU-Muenchen.DE (Juergen "Rally" Fischer)   =:)
  52.  
  53. K. C. Lee
  54.